16 mar. 2013

Iniciaremos creando un programa en el lenguaje VHDL, para lo cual nos vamos a File / New

Nos saldra una ventana como la que vemos en la figura, escogemos VHDL file y clic en OK.
Aparecera una hoja en blanco, en la cual debemos escribir el codigo VHDL (El programa)
En esta ventana vemos el codigo ya escrito, ahora realizaremos el analisis y sintesis del programa, pero antes debemos guardarlo.
Para eso realizamos clic en: File / Save As...
Guardamos el programa escrito colocandole un nombre: (Recomendable con el mismo nombre del proyecto) clic en Guardar.
Ahora si realizamos el analisis y sintesis, para esto hacemos clic en: Processing / Start / Start Analysis & Synthesis
Terminado el proceso, saldra un mensaje como en la figura que nos indica que el análisis fué exitoso y clic en: Aceptar. (Si hay errores, doble clic en los mensajes de error para hacer la respectiva correción y volver a realizar el análisis y síntesis)

En el siguiente cuadro aparece todo el resumen de los resultados obtenidos.

Agrandamos la ventana del resumen.

Si queremos ver las ecuaciones logicas resultantes de la síntesis realizada, en el menú de la derecha hacemos clic en: Analysis & Synthesis, y luego clic en Equations, y te mostrara en la ventana las ecuaciones obtenidas en la síntesis realizada
Ahora queda simularlo mediante un diagrama de tiempos donde deberia mostrarse el correcto funcionamiento.